반도체 초고수

Floorplan이란? 1. Floorplan정의 Floorplan이란 설계자들이 RTL level로 설계해 놓을 것을, frontend엔지니어가 netlist level로 합성을 마친 것을 physical적으로 배치하는 단계입니다. 쉽게 말하면, 메모리와 standard cell을 배치하는 단계입니다. backend엔지니어가 하는 일을 요약해서 말할 때 pnr이라고 합니다. pnr은 place and routing입니다. 2. Floorplan은 backend엔지니어의 실력 그만큼 place를 하는 게 backend엔지니어의 가장 중요한 부분이라고 할 수 있습니다. 그래서 Floorplan을 잘하는 것이 굉장히 중요합니다. Floorplan을 어떻게 하냐에 따라서 이후에 timing이 천자만별로 나오기..

CTS란? Digital 설계에서 chip 전체에 걸쳐 clock 신호를 알맞게 분배하는 단계입니다. clock source에서 각 flip flop의 거리는 각자 다릅니다. 이 뜻은 clock에서 flip flop 도달하는 시간이 달라진다는 것입니다. 도달하는 시간이 같게 해 동시에 flip flop이 동작할 수 있도록 하는 것이 CTS입니다. 그리고 CTS의 목적은 skew를 최소화하는 것입니다. 따라서 CTS에서는 buffer/Inverter를 삽입하여 skew를 최소화합니다. 클럭 신호는 디지털 회로에서 가장 중요한 신호 중 하나로, 회로 전체의 성능과 동작 안정성에 영향을 미칩니다. 따라서 CTS는 클럭 신호 전달 경로의 노이즈, 지연 시간 등을 최적화하여 회로의 성능을 향상시키는 역할을 합니다..

TCL의 특성 한 번에 하나의 명령을 사용해야 합니다. cl 인터프리터는 한 줄에 하나의 명령어만 나옵니다. 그리고 모든 명령은 한 줄 안에 작성되어야 합니다. 그러나 한 줄에 여러 명령을 쓰면 프로그램에 있을 때 이해하는 데 도움이 될 수 있습니다. 이 경우 ";"를 사용하여 한 줄에 여러 명령을 사용하여 각 명령을 구분할 수 있습니다. 또한 명령어가 길고 여러 줄에 걸쳐 작성해야 하는 경우 다음 줄이 계속된 명령어에 해당함을 인터프리터에 표시할 수 있습니다. 공백이나 탭과 같은 공백 문자는 "\" 기호 뒤에 오면 안 됩니다. TCL 주석 tc; 인터프리터는 # 기호가 줄의 시작 부분에 나타날 때 전체 줄을 코멧으로 무시합니다. # 기호가 선의 시작점 밖에 나타나면 주석으로 간주되지 않습니다. 줄의 가..

physical verification 물리적 검증(Physical Verification)은 반도체 설계를 이루기 위해 필요한 레이아웃 디자인 규칙 및 설계 규정을 충족하는지 검증하는 과정입니다. 이는 레이아웃에서 디자인이 올바른 위치에 있고, 규정된 규격과 제한 사항을 따르는지 확인하는 과정입니다. 물리적 검증은 대개 반도체 제조 공정의 기술 규칙(Technology Rules)과 회사 내부의 디자인 규칙(Design Rules)을 기반으로 수행됩니다. 이 규칙은 반도체 공정에서 생기는 다양한 물리적 요인에 따라서 발생할 수 있는 문제를 방지하기 위해 설계됩니다. 물리적 검증은 크게 다음과 같은 분야로 나누어집니다. 1. DRC(Design Rule Check) : 디자인 룰 체크. 반도체 레이아웃이..