physical verification 하는법 & 주의점. 반도체 backend 설계

physical verification

물리적 검증(Physical Verification)은 반도체 설계를 이루기 위해 필요한 레이아웃 디자인 규칙 및 설계 규정을 충족하는지 검증하는 과정입니다. 이는 레이아웃에서 디자인이 올바른 위치에 있고, 규정된 규격과 제한 사항을 따르는지 확인하는 과정입니다. 물리적 검증은 대개 반도체 제조 공정의 기술 규칙(Technology Rules)과 회사 내부의 디자인 규칙(Design Rules)을 기반으로 수행됩니다. 이 규칙은 반도체 공정에서 생기는 다양한 물리적 요인에 따라서 발생할 수 있는 문제를 방지하기 위해 설계됩니다. 물리적 검증은 크게 다음과 같은 분야로 나누어집니다.

 

1. DRC(Design Rule Check) : 디자인 룰 체크. 반도체 레이아웃이 회사의 디자인 규칙을 준수하는지 확인하는 검증 작업입니다.

2. layout vs Schematic (LVS) : 레이아웃과 회로 도식 비교. 반도체 레이아웃이 회로 도식을 정확히 구현하고 있는지 확인하는 검증 작업입니다.

3. Antenna Check : 안테나 현상이 발생할 수 있는 구조를 검증하여 안테나 누출로 인한 문제를 방지합니다.

4. ERC(Electrical Rule Check) : 전기적 문제를 방지하기 위해 검증합니다.

 

물리적 검증은 반도체 설계의 중요한 부분 중 하나로, 설계의 정확성과 제조 과정에서의 안정성을 보장합니다. 기본적인 backend flow가 끝나면 innovus 같은 경우는 signoff라고 하고, icc 같은 경우는 chip finish라고 합니다. 결국에는 lef로 만들었던 gds를 다시 내가 설계한 정보를 넣어서 gds로 만들어야 합니다. 그래야 mask를 만들고 foundary에 보내서 칩을 만들 수 있기 때문입니다. 그전에 backend에서 설계가 완료 됐으면 검증(verification)을 해야 합니다. 반도체는 한번 칩을 찍는데 몇십억이 들어갑니다. 그리고 마스크 1장 제작하는 비용도 몇억을 합니다. 만약에 mask를 이미 만들었는데 error가 발생했다면? 설계회사에서 다 물어줘야 합니다. 이런 불상사가 생기지 않게 맨 마지막에는 verification을 꼭 해야 합니다. 그래서 backend flow가 끝나고 나면 physical verification을 해야 하고, 그 방법을 소개하겠습니다.

 

physical verfication 하는 법

물리 검증(Physical verification)은 반도체 제조에서 IC 디자인의 레이아웃(layout)이 물리적으로 제조 가능한지를 검증하는 과정입니다. 디자인 룰 체크(DRC), 레이아웃 대 연결성 검사(LVS), 파워 노이즈 검사 등의 과정으로 이루어집니다. 일반적인 물리 검증의 과정은 다음과 같습니다.

 

1. 디자인 룰 체크(DRC) : DRC는 디자인에 대한 규칙 검증 과정입니다. 디자인 룰은 반도체 제조 공정에 따라 다르며, 일반적으로 이에 대한 규칙들은 foundry vendor에서 제공합니다. 디자인 룰에 위배되는 것들은 레이아웃에서 찾아내고 수정해야 합니다.

2. 레이아웃 대 연결성 검사(LVS) : LVS는 레이아웃과 스키마(schematic)를 비교하여 전기적으로 동일한지를 검사하는 과정입니다. 스키마는 디자인의 전기적인 동작을 정의하는 데 사용됩니다.

3. 파워 노이즈 검사 : 파워 노이즈는 전기적으로 노이즈가 발생하는 것을 의미합니다. 이 노이즈는 전압강하, 스파이크, 리커버리 타임 등의 요인으로 인해 발생할 수 있습니다. 파워 노이즈 검사는 이러한 노이즈를 검출하여 반도체 제조의 신뢰성을 향상시킵니다.

 

물리 검증은 IC 제조 공정에서 매우 중요한 역할을 합니다. 이 과정에서 레이아웃의 문제점을 발견하고 수정함으로써 제조 공정에서 발생할 수 있는 잠재적인 문제를 미리 예방할 수 있습니다. physical design -> chip level로 merge 시켜서 verification을 진행합니다. pnr gds -> real gds calibredrv를 이용합니다. pnr gds에서는 cell안에 있는 내용에 대한 정보는 없이 empty cell로 되어있습니다. real gds로 merge를 하게 되면 logic의 구성을 가지게 됩니다. Dummy patter, spf netlist, spf netlist. 그리고 마지막에는 color merged gds로 되어야 합니다.

 

용어 정리

Physical verification은 디자인이 제조 공정에서 문제없이 작동할 수 있는지 확인하는 과정입니다. 이를 위해 다양한 용어와 도구들이 사용됩니다. 각각의 용어들의 의미는 다음과 같습니다.

 

1. DFM(제조용 설계): 공정에서 발생할 수 있는 문제를 미리 검증을 통해 확인하는 기술입니다. 제조 공정상의 제약 사항을 고려하여 디자인을 최적화하는 것을 의미합니다.

2. LVS(레이아웃 대. Schematic): layout과 schematic비교해서 input, output이랑 net들이 제대로 잘 연결되어 있는지, 제대로 design 되어있는지 비교하여 검증하는 process. 레이아웃과 스키마틱이 일치하는지 확인하는 과정입니다. 즉, 레이아웃에서 생성된 기하학적 구조가 스키마틱에서 예상된 회로 구조와 일치하는지 검증합니다.

3. DRC (Design Rule Check) : layout이 공정 rule의 허용범위에 맞게 설계되었는지 검증하는 process.

4. ERC(전기 규칙 점검): 디자인 규칙을 기반으로 회로의 전기적 규칙을 검사하는 과정입니다. 레이아웃에서 생성된 회로가 예상된 동작을 수행할 수 있는지를 확인합니다.

5. Antenna Check: 디자인에서 생성된 긴 전기적 구조물에 대한 반도체 손상 위험성을 검사하는 과정입니다.

6. LPE(레이아웃 기생 추출): 레이아웃으로부터 추출한 파라미터 값을 이용하여 회로의 시뮬레이션 정확도를 향상시키는 과정입니다.

 

이러한 용어와 도구를 사용하여 디자인의 물리적 유효성을 검증하는 것이 디자인 과정에서 매우 중요합니다.

 

주의점

Physical verification은 반도체 디자인의 마지막 단계로, 반도체 칩이 실제로 제작되었을 때 생길 수 있는 문제를 사전에 예방하기 위해 매우 중요한 과정입니다. 따라서 Physical verification 과정에서는 다음과 같은 주의점들을 지켜야 합니다.

 

1. 적절한 규칙 파일 사용: DRC, LVS, 그리고 재질 파일 등의 규칙 파일을 적절하게 사용해야 합니다. 규칙 파일이 부적절하거나 오래된 경우, 실제로 반도체 칩을 생산할 때 문제가 발생할 수 있습니다.

2. 데이터 일관성 유지: Physical verification을 수행하는 동안, 입력 데이터의 일관성을 유지해야 합니다. 예를 들어, 동일한 레이아웃 파일을 사용해 DRC, LVS, 그리고 XOR 작업을 수행해야 합니다.

3. 충분한 시간 할애: Physical verification은 상대적으로 많은 시간이 필요한 작업입니다. 따라서 충분한 시간을 할애하고, 시간에 쫓기지 않는 선에서 작업을 수행해야 합니다.

4. 실시간으로 결과 확인: Physical verification은 중요한 작업이므로, 작업 도중 실시간으로 결과를 확인해야 합니다. 이를 통해 문제가 발생했을 때 빠르게 대처할 수 있습니다.

5. 경험과 지식: Physical verification은 매우 전문적이고 복잡한 작업입니다. 따라서 경험과 지식이 많이 필요합니다. 경험이 부족한 경우, 실제 반도체 칩 생산에서 문제가 발생할 수 있습니다.

 

나의 생각&전망

결국에는 칩이 정상적으로 작동할 수 있는지?

칩에 설계상 오류는 없는지?

칩에 원래 설계했던 대로 잘 설계가 되었는지?

를 확인합니다.

 

최근에는 verification분야가 뜨고 있습니다. 인공지능 ai자율주행 전기차가 뜨기 때문입니다. 전기차에는 일반 내연기관으로 굴러가는 자동차보다 반도체가 4~5배 넘게 들어갑니다. 자동차는 모바일 핸드폰과 다르게 엔진에서 한번 문제가 생기면 그대로 목숨과 직결됩니다. 그렇기 때문에 verification단계가 훨씬 더 깐깐합니다. 모바일에서 하는 verification보다 훨씬 복잡하고 까다롭습니다. 최근에 미래 반도체 쪽 주 수입원이 전기차 쪽이 될 거라는 예측이 있고, 설계가 깐깐한 전기차 쪽 시장이 확대되니까, 그와 동시에 verification엔지니어가 각광받고 있습니다.